大家好，小科來為大家解答以上問題。DONE 變為高電平后我應給 CCLK 應用多少個時鐘周期這個很多人還不知道，現在讓我們一起來看看吧！

1、形容

2、DONE變為高電平后，我應該向CCLK申請多少個時鐘周期，以確保我的FPGA設備完全工作？

3、解決辦法

4、完成由啟動序列釋放，表示配置已經完成。

5、這種狀態是通過使用bit gen“-g done _ cycle”選項定義的。

6、默認情況下，完成在第4周期變高。

7、完成表示配置已完成，所有數據已加載，但應應用一些額外的時鐘周期，以確保正確完成啟動序列。

8、啟動過程由7狀態機控制器控制。

9、DONE后所需的時鐘周期保守為64個周期；這可以滿足大多數用例的需求，其中DONE使用理想的時鐘和默認選項。

10、一些BitGen選項會延遲整個啟動過程。

11、其中包括：

12、LCK周期-延遲啟動，直到所有的DCM/MMCM被鎖定，所以增加的時鐘周期數是不確定的。

13、match _ cycle延遲開始，直到DCI匹配，因此增加的時鐘周期數未定義。

14、將時鐘周期添加到完成周期指定的狀態。

15、如果在啟動過程中沒有提供足夠的時鐘，將會出現以下癥狀：

16、雙模引腳在LVCMOS中工作，而不是指定的輸入/輸出標準。

17、當在雙模引腳上使用DCI時，DCI是針對LVCMOS校準的，而不是針對選定的輸入/輸出校準的

18、要避免這種情況，請參考(Xilinx答案14887)

19、由于配置邏輯被鎖定，無法從FPGA架構訪問ICAP接口。

20、除了一些雙端口引腳，還有占空比或幅度失真。

21、可能會出現偽差分信號，如DIFF_SSTL_15和LVDS。

22、當設備尚未到達引導狀態機的末尾時，就會出現這種情況。

23、在達到啟動狀態結束之前，設備可以完全運行。

24、這可能會導致ICAP的讀寫錯誤，并阻止雙模引腳使用正確的輸入/輸出標準。

25、您可以通過將EOS信號拉高來確認此事件。

26、STARTUP原語可以在STAT寄存器中觀察到，也可以在FPGA架構中檢測到。

27、對于訪問ICAP的設計方案，更好的設計實踐是實例化STARTUP原語。

28、原語有一個EOS引腳，表示配置過程已經完成，ICAP擁有讀寫訪問權限。

29、使用JTAG配置時出現異常。

30、對于JTAG，訪問配置邏輯具有最高優先級。

31、JTAG訪問配置邏輯時，ICAP讀寫失敗。

32、此EOS pin上的值并不表示JTAG擁有訪問權限。

33、支票

本文到此結束，希望對大家有所幫助。